555 Тимер ИЦ је једна од најчешће коришћених ИЦ међу студентима и хобистима. Постоји много апликација овог ИЦ-а, који се углавном користе као вибратори као што су: АСТАБИЛНИ МУЛТИВИБРАТОР, МОНОСТАБИЛНИ МУЛТИВИБРАТОР и БИСТАБИЛНИ МУЛТИВИБРАТОР. Овде можете пронаћи неке склопове засноване на 5555 ИЦ. Овај водич покрива различите аспекте 555 Тимер ИЦ и детаљно објашњава његов рад. Хајде да прво схватимо шта су то стабилни, моностабилни и бистабилни вибратори.
ПОСТОЉНИ МУЛТИВИБРАТОР
То значи да на излазу неће бити стабилног нивоа. Дакле, излаз ће се кретати између високог и ниског. Овај карактер нестабилног излаза користи се као излаз сата или квадратног таласа за многе примене.
МОНОСТАБИЛНИ МУЛТИВИБРАТОР
То значи да ће постојати једно стабилно и једно нестабилно стање. Корисник може да изабере стабилно или високо стање. Ако је стабилни излаз одабран висок, тајмер увек покушава да постави висок на излазу. Дакле, када је дат прекид, тајмер се кратко време смањује, а пошто је ниско стање нестабилно, након тог времена прелази у високо. Ако је стабилно стање одабрано ниско, са прекидом излаз на кратко постаје висок пре него што падне на ниско.
БИСТАБИЛНИ МУЛТИВИБРАТОР
То значи да су оба излазна стања стабилна. Са сваким прекидом излаз се мења и остаје тамо. На пример, излаз се сада сматра високим, а прекид пада, а остаје низак. До следећег прекида иде високо.
Важне карактеристике 555 ИЦ тајмера
НЕ555 ИЦ је 8-пински уређај. Важне електричне карактеристике тајмера су да не треба радити преко 15В, што значи да напон извора не може бити већи од 15в. Друго, не можемо извући више од 100 мА из чипа. Ако их не следите, ИЦ би био изгорео и оштећен.
Радно објашњење
Тајмер се у основи састоји од два примарна градивна блока и то су:
1. Компаратори (два) или два оптичка појачала
2.Један СР флип-флоп (сет ресетовања флип-флоп)
Као што је приказано на горњој слици, у тајмеру постоје само две важне компоненте, то су компаратор и флип-флоп. Хајде да схватимо шта су компарати и јапанке.
Упоредници: упоређивач је једноставно уређај који упоређује напоне на улазним стезаљкама (инвертујући (- ВЕ) и неинвертујући (+ ВЕ) терминали). Дакле, у зависности од разлике у позитивном и негативном прикључку на улазном прикључку, одређује се излаз упоређивача.
На примјер, узмите у обзир позитиван напон улазног прикључка + 5В, а негативни напон улазног прикључка + 3В. Разлика је у томе што је 5-3 = + 2в. Пошто је разлика позитивна, добијамо позитивни вршни напон на излазу компаратора.
За други пример, ако је позитивни напон на прикључку + 3В, а негативни напон на прикључку + 5В. Разлика је + 3- + 5 = -2В, јер је разлика улазног напона негативна. Излаз компаратора биће негативни вршни напон.
Ако за пример, позитивни улазни терминал сматрајте ИНПУТ-ом, а негативни улазни терминал РЕФЕРЕНЦОМ као што је приказано на горњој слици. Дакле, разлика напона између ИНПУТ и РЕФЕРНЦЕ је позитивна, добијамо позитиван излаз из упоређивача. Ако је разлика негативна, добићемо негативну или масу на излазу упоређивача.
Јапанка: Јабука је меморијска ћелија, може да ускладишти један бит података. На слици можемо видети табелу истинитости СР флип-флопа.
Постоје три стања флип-флопа за два улаза; међутим, за овај случај морамо разумети само два стања флип-флопа.
| С. | Р. | К | К '(К бар) |
| 0 | 1 | 0 | 1 |
| 1 | 0 | 1 | 0 |
Као што је приказано у табели, за постављање и ресетовање улаза добијамо одговарајуће излазе. Ако на постављеном пину постоји импулс и при ресетовању низак ниво, тада флип-флоп чува вредност и ставља високу логику на К терминал. Ово стање се наставља све док ресетовани пин не добије импулс док постављени пин има лошу логику. Ово ресетује флип-флоп, тако да излаз К постаје низак и ово стање се наставља док се флип-флоп поново не постави.
На овај начин флип-флоп чува један бит података. Овде је још једна ствар К и К бар су увек супротни.
У тајмеру се успоређују компаратор и флип-флоп.
Узмимо у обзир да се 9В напаја тајмером због деливача напона који формира мрежа отпорника унутар тајмера, као што је приказано на блок дијаграму; доћи ће до напона на упоредним пиновима. Дакле, због мреже делитеља напона имат ћемо + 6В на негативном прикључку упоредне мреже. И + 3В на позитивном прикључку другог упоређивача.
Још једна ствар је компаратор, један излаз је повезан на ресет пин флип-флопа, тако да један излаз компаратора иде високо од ниже, а затим ће се флип-флоп ресетовати. А с друге стране, други излаз упоређивача повезан је на постављени пин флип-флопа, па ако излаз другог упоређивача пређе високо од нижег, флип-флоп поставља и чува ЈЕДАН.
Сада ако пажљиво посматрамо, за напон мањи од + 3В на окидачу (негативни улаз другог упоређивача), излаз упоређивача спушта се са високог, као што је претходно речено. Овај импулс поставља флип-флоп и он чува једну вредност.
Сада ако применимо напон већи од + 6В на граничном пину (позитиван улаз упоређивача један), излаз упоређивача иде од ниског ка високом. Овај импулс ресетује флип-флоп и флип-флип спрема нулу.
Још једна ствар се дешава током ресетовања флип-флопа, када ресетује испушни клин и спаја се на масу када се К1 укључи. Транзистор К1 укључује се јер је Кбар при ресетовању висок и повезан је са базом К1.
У нестабилној конфигурацији кондензатор који се овде повезује се празни за то време, тако да ће излаз тајмера бити низак за то време. У нестабилној конфигурацији време током пуњења кондензатора напон пин окидача биће мањи од + 3В, па ће флип-флоп спремите један и излаз ће бити висок.
У стабилној конфигурацији као што је приказано на слици, Фреквенција излазног сигнала зависи од РА, РБ отпорника и кондензатора Ц. Једначина је дата као, Фреквенција (Ф) = 1 / (Временски период) = 1,44 / ((РА + РБ * 2) * Ц).
Овде су РА, РБ вредности отпора, а Ц вредност капацитивности. Стављањем вредности отпора и капацитивности у горњу једначину добијамо фреквенцију излазног квадратног таласа.
Логичко време високог нивоа је дато као ТХ = 0,693 * (РА + РБ) * Ц
Логичко време ниског нивоа дато је као, ТЛ = 0,693 * РБ * Ц
Коефицијент дужности излазног квадратног таласа дат је као, Радни циклус = (РА + РБ) / (РА + 2 * РБ).
555 Шема и описи тајмера
Као што је приказано на слици, постоји осам пинова за 555 Тимер ИЦ, наиме, 1.Гроунд.
2.Окидач.
3.излаз.
4.Ресет.
5.Цонтрол
6.Прага.
7. Пражњење
8. Снага или Вцц
Пин 1. Уземљење: Овај пин нема посебну функцију до тада. Повезан је са земљом као и обично. Да би тајмер функционисао, овај пин мора и мора бити повезан са масом.
Пин 8. Напајање или ВЦЦ: Овај пин такође нема посебну функцију. Прикључен је на позитивни напон. Да би тајмер функционисао, овај пин мора бити повезан на позитивни напон опсега од + 3,6 до + 15 в.
Пин 4. Ресетовање: Као што је претходно речено, у чипу тајмера постоји флип-флоп. Излаз флип-флопа директно контролише излаз чипа на пин3.
Поништавајући клин је директно повезан са МР (Мастер Ресет) јапанке. Током посматрања можемо уочити мали круг на МР флип-флопу. Овај облачић представља МР (Мастер Ресет) пин активан ЛОВ окидач. То значи да флип-флоп за ресетовање напона МР пина мора да пређе са ВИСОКОГ на НИСКИ. Овим логиком корака на доле, флип-флоп се тешко спушта на НИСКО. Дакле, излаз иде НИЗКО, без обзира на било које пинове.
Овај пин је повезан са ВЦЦ-ом како би се флип-флоп зауставио од ресетовања.
Пин 3. ИЗЛАЗ: Овај пин такође нема посебну функцију. Овај пин је извучен из ПУСХ-ПУЛЛ конфигурације коју чине транзистори.
Конфигурација пусх пулл-а приказана је на слици. Основе два транзистора су повезане на флип-флоп излаз. Дакле, када се логика високо појави на излазу флип-флопа, НПН транзистор се укључује и на излазу се појављује + В1. Када се логика појавила на излазу флип-флопа ЛОВ, ПНП транзистор се укључује и излаз спуштен на земљу или –В1 се појављује на излазу.
Дакле, како се пусх-пулл конфигурација користи за добивање квадратног таласа на излазу управљачком логиком из флип-флопа. Главна сврха ове конфигурације је враћање терета са флип-флопа. Па флип-флоп очигледно не може да испоручи 100мА на излазу.
Па, до сада смо разговарали о пиновима који не мењају стање излаза ни под којим условима. Преостала четири пина су посебна јер одређују излазно стање тајмера, о сваком ћемо сада разговарати.
Пин 5. Контролни пин: Контролни пин повезан је са негативним улазним пином упоредног.
Размотрите за случај да је напон између ВЦЦ и ГРОУНД 9в. Због разделника напона у чипу, како је примећено на слици 3 на страни 8, напон на управљачком пину биће ВЦЦ * 2/3 (за ВЦЦ = 9, напон пина = 9 * 2/3 = 6В).
Функција овог пина даје кориснику директну контролу над првим упоређивачем. Као што је приказано на горњој слици, излаз упоређивача један се доводи на ресетовање флип-флопа. На овај пин можемо ставити другачији напон, рецимо ако га повежемо на + 8в. Сада се дешава да напон пина ТХРЕСХОЛД мора достићи + 8В да би ресетовао флип-флоп и повукао излаз према доле.
У нормалном случају, В-излаз ће се смањити када се кондензатор напуни до 2 / 3ВЦЦ (+ 6В за напајање од 9В). Сад, пошто смо поставили другачији напон на управљачком пину (компаратор један негативан или ресетован компаратор).
Кондензатор треба да се пуни док његов напон не достигне напон управљачког пина. Због овог пуњења кондензатора силе, време укључивања и искључивања сигнала се мења. Дакле, излаз доживљава другачије укључивање откинутог оброка.
Обично се овај пин повлачи кондензатором. Да би се избегле нежељене сметње буке у раду.
Пин 2. ТРИГГЕР: Окидач се повлачи са негативног улаза упоређивача два. Излаз два упоређивача повезан је на СЕТ пин флип-флопа. Са два високо излазна упоређивача добијамо високи напон на излазу тајмера. Тако можемо рећи да пин окидача контролише излаз тајмера.
Сада овде треба приметити да низак напон на окидачком пину форсира излазни напон висок, будући да је на инвертујућем улазу другог компаратора. Напон на пину окидача мора бити испод ВЦЦ * 1/3 (са ВЦЦ 9в како се претпоставља, ВЦЦ * (1/3) = 9 * (1/3) = 3В). Дакле, напон на окидачу мора бити испод 3В (за напајање од 9в) да би излаз тајмера постао висок.
Ако је овај пин прикључен на масу, излаз ће увек бити висок.
Пин 6. ПРАГ: Праг напона пина одређује када ће се ресетовати флип-флоп у тајмеру. Пин прага је извучен из позитивног улаза упоређивача1.
Овде разлика напона између ТХРЕСОЛД пина и ЦОНТРОЛ пина одређује излаз упоређивача 2 и тако логику ресетовања. Ако је разлика напона позитивна, флип-флоп се ресетује и излаз пада. Ако је разлика у минусу, логика на СЕТ пину одређује излаз.
Ако је контролни клин отворен. Тада ће напон једнак или већи од ВЦЦ * (2/3) (тј. 6 В за напајање од 9 В) ресетовати флип-флоп. Дакле, излаз је низак.
Тако можемо закључити да напон пин ТХРЕСХОЛД одређује када излаз треба да падне, када је контролни пин отворен.
Пин 7. ПРАЖЊЕЊЕ: Овај пин је извучен из отвореног колектора транзистора. Будући да је транзистор (на који је узет празни клин, К1) добио базу повезану са Кбар. Кад год пад избаци или се јапанка ресетује, испусни клин се повуче на земљу. Будући да ће Кбар бити висок када је К низак, транзистор К1 се укључује како се база транзистора напаја.
Овај пин обично празни кондензатор у АСТАБЛЕ конфигурацији, па је назив ДИСЦХАРГЕ.